`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   18:30:22 12/18/2024
// Design Name:   Fq_Div_1hz
// Module Name:   C:/CYH/ISE/11/Lab11/test01_FqDiv_1hz.v
// Project Name:  Lab11
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: Fq_Div_1hz
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module test01_FqDiv_1hz;

	// Inputs
	reg ret;
	reg in_clk;

	// Outputs
	wire out_clk;

	// Instantiate the Unit Under Test (UUT)
	Fq_Div_1hz uut (
		.ret(ret), 
		.in_clk(in_clk), 
		.out_clk(out_clk)
	);

	initial begin
		// Initialize Inputs
		ret = 0;
		in_clk = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here

	end
   always #25 in_clk=~in_clk;

endmodule

